Full-Day Tutorials (2000年1月25日(火) 9:30-17:00)

1. エンベッデドマイクロプロセッサ／マイクロコントローラ設計のためのハード／ソフト技法とその応用 （Hardware/Software Techniques for Embedded Microprocessor/Microcontroller Design and Applications）
2. DSP利用携帯機器のパワー削減技法 （Power Reduction Techniques for Portable DSP Applications）
3. 多様なＳＯＣ搭載デバイスのテスト技法 （Test Techniques for Heterogeneous System-on-Chip Devices）
4. ディープサブミクロン設計完了を目指したフロントエンドの最適手法・検証法の動向 （Trends in Front-End Optimization and Verification Approaches to Deep-Submicron Design Closure）
5. ウルトラディープサブミクロン設計とその解析 （Ultra Deep Submicron Design and Analysis）

　この数十年にわたり、マイクロプロセッサやマイクロコントローラは、大学、企業において広く利用され、また研究もされてきた。しかし、設計手順や実用化で、ＳＯＣ(システムオンチップ)化の流れにより、標準、単独、汎用品ではなく、機器個別のエンベッデドコアとしての新たな挑戦課題が生じている。本チュートリアルは、この新たな挑戦をハード設計、ソフト開発、CAD技術の３点から検討するものである。

9:30-10:50   再利用可能な８ビットW65C02マイクロコントローラファミリの設計
William D. Mensch, Jr., Lars H. Dannemann - Western Design Center, USA

11:10-12:30   再利用可能な３２ビットＡＲＭマイクロプロセッサファミリの設計
Simon Segars - ARM, UK

　第１のトピックは、再利用または、ＩＰ化のためのマイクロプロセッサコア、マイクロコントローラコアの設計課題についての述べる。８ビットマイクロコントローラ分野と３２ビットマイクロプロセッサ分野の２部で構成する。 Mensch氏は、６５０２マイクロコントローラコア関連のプロバイダとして成功しているWestern Design Center(WDC)の創設者で、現在同ＣＥＯである。同氏は、マイクロプロセッサ、およびその周辺デバイスやマイクロプロセッサシステム関連の数多くの特許を取得しており、１９９１年、１９９６年のマイクロプロセッサフォーラムで、先駆者として紹介されている。Dannemann氏は、WDCでソフトコア設計、ハード／ソフト設計開発システムのエンジニアマネージャである。Segars氏は、ARMのCPU開発グループ（英国ケンブリッジ）のマネージャで、同社の最大出荷数を誇るARM7TDMIプロジェクトのプロジェクトマネージャを勤めた。現在、ARM9TDMIと、AMR940Tプロジェクトを推進しており、ARM9のソフトＩＰ化を監督している。

14:00 - 15:20   バイナリコードのリターゲッテイングとリバースエンジニアリング
Cristina Cifuentes - Univ. of Queensland, Australia

　第２のトピックは、システム設計者が望むより高パフォーマンスで柔軟性のある新マイクロプロセッサ／マイクロコントローラに対し、旧命令コードのソフトを変更するマシン語レベルでの再割付問題について述べる。講師のCristina Cifuentes教授は、Software Maintenance センターのバイナリグループ長を勤めている。同センターでは、より、低レベルのバイナリの変換や、バイナリーのリバースエンジニアリングについて研究をしている。同活動は、Sun Microsystems社の国際助成で運営されている。

15:40 - 17:00   設計とＣＡＤ技法
Ing-Jer Huang - National Sun Yat-Sen Univ., Taiwan

　第３のトピックは、マイクロコントローラ設計とその開発課題を解決するＣＡＤ技法についてである。設計者の求める実現容易な要望(しかも、実用面で効果大)にあわせてＣＡＤ手法を選び、開発することが重要である。講師のIng-Jer Huang教授は、マイクロプロセッサ設計と設計自動化を10年以上研究され、開発技法の多くが、Teledyne TDY-43や、Holtek HT48X00、X86 互換プロセッサで応用されている。同教授は、また複数の集積回路メーカのコンサルタントでもある。

対象：
　マイクロプロセッサやマイクロコントローラコア、同エンベッデドシステム設計、組み込みソフトウェアや関連するＣＡＤ開発等に携わる，研究者、学生、技術者やマネージャ等を対象とする。

　設計者は、汎用計算処理に対し「できる限りをつくす」ことで最適を目指すが、デジタル信号処理(DSP)に対しては、要求されるスループットの実現をともなった最適化を目指す。本チュートリアルは、低消費電力化を目的として，回路設計からプログラム最適化に至るまで幅広く述べる．特に、回路設計技法では非同期設計に焦点を当てる。

9:30 - 10:50   低消費電力化技法入門
Sunil Sherlekar - Silicon Automation Systems Ltd., India

　本セッションでは、まず，信号処理の課題と汎用計算処理との差異を明らかにし、その低消費電力化問題とその重要性について述べる。つぎに，低消費電力化技法についての概要を述べた後，回路、論理、アーキテクチャ、アルゴリズム，システムの各レベルにおける使い分けについて述べる。

11:10 - 12:30   プログラマブルＤＳＰの応用
Mahesh Mehendale - Texas Instruments Ltd., India

　まず、ＦＩＲフィルタ等、積和演算が中心となるＤＳＰを効率よく作るプログラマブルＤＳＰの特徴を説明した後に、電力消費源と指標を明らかにする。さらに、消費電力を削減するアルゴリズムやアーキテクチャの改善方法について述べる。また，乗算の不要な線形変換を使った低消費電力指向のコード生成法や、プログラマブルＤＳＰの低消費電力構造の将来についても述べる。

14:00 - 15:20   ハードワイヤードによる実装
Mahesh Mehendale - Texas Instruments Ltd., India

　積和演算ベースのＤＳＰカーネルをハードワイヤを使って実装する際に有用な消費電力削減技法を述べる。乗算器および加算器を用いた実装，分散演算器に基づく実装，剰余数に基づく実装などに関して，消費電力最小化を行うための，アルゴリズムおよびアーキテクチャ・レベルでの変換について述べる．また、様々な変換法の中から適正なものを見分け．低消費電力な実装に変換するシステマティックな方法を提供するデザインフレームワークについて述べる。

15:40 - 17:00   将来動向とチャレンジ
Sunil Sherlekar - Silicon Automation Systems Ltd., India

　まず、システムの処理要求の変化に伴った動的電力マネージメント法について説明し、電圧とクロック周期のスケーリング技術による動的電力最適化を説明する。また、低消費電力化に関して，ＱＤＩやマイクロパイプライン法などの非同期回路設計技法が、なぜ同期回路設計に比べて優位性をもつかについてレビューし、将来のチャレンジすべき課題を述べる。

対象：
　ＤＳＰを使った携帯機器の低消費電力化技法の現状と将来の概要について興味を持たれている，ＤＳＰシステム(ハード、ソフト)設計者、ＩＰ開発者、ＥＤＡツール開発者、研究者、マネージャ等を対象とする。

　製造および設計技術の進歩により、複雑・多様なＳＯＣ設計が可能となった。デジタル、アナログ、メモリブロックなどが搭載される典型的なＳＯＣ設計では、部品の再利用とそのテスト技術が不可欠である。本チュートリアルでは、このような複雑なＳＯＣを対象とした代表的なテスト技法（メモリテスト、アナログ、ミックストシグナルテスト、論理回路やメモリ，アナログのＢＩＳＴ、デジタル回路のテスト生成、メモリＢＩＳＴや論理回路ＢＩＳＴ等のテスト経済性，ＩＤＤＱ等）について詳しく紹介する。

9:30-10:50   テスト技法概要とＲＡＭテスト
K. T. Tim Cheng - Univ. of California, Santa Barbara, USA and Cheng-Wen Wu - National Tsing-Hua Univ., Taiwan

　本セッションは、本チュートリアル全体の概要を述べ、基本的なＲＡＭテスト法として、ＳＲＡＭやＤＲＡＭ故障モデル、ＲＡＭテストアルゴリズム、ビット単位・ワード単位のテスト法、カクテルマーチアルゴリズム，フォルトカバレッジ解析、ならびに，テストアルゴリズムの改善法等について紹介する。

11:10-12:30   メモリＢＩＳＴとロジックＢＩＳＴ
Cheng-Wen Wu - National Tsing-Hua Univ., Taiwan and K. T. Tim Cheng - Univ. of California, Santa Barbara, USA

　メモリＢＩＳＴについて、マーチ法のアルゴリズムに加え、故障診断や冗長ワード・ビット線を使った冗長救済法について議論する。ロジックＢＩＳＴについては、ランメモリＢＩＳＴとロジックＢＩＳＴダムパターンによるテスタビリティについての議論や、スキャン法のＢＩＳＴ構成およびその診断法について議論する。本講演では、ＲＡＭ ＢＩＳＴ、ＲＡＭビルトイン冗長性解析（ＢＩＲＡ）、メモリＢＩＳＴの診断法、ロジックＢＩＳＴパターン生成や応答解析、スキャンを使ったＢＩＳＴ構成、ランダムテスタビリティを改善するテストポイント挿入やロジックＢＩＳＴの診断等について解説する。

14:00-15:20   ＢＩＳＴの経済性とミックストシグナルのテスト
Cheng-Wen Wu - National Tsing-Hua Univ., Taiwan and K. T. Tim Cheng, Univ. of California, Santa Barbara, USA

　設計者や設計プロジェクト推進者にとって、ＢＩＳＴのコストとメリットの分析は有用である。論理やメモリコア用のＢＩＳＴの経済性、ＳＯＣのＤＦＴの経済性について議論する。ＳＯＣに搭載されるアナログやミックストシグナル回路は、テストコストおよびTime-to-marketを実質上左右している。そのため、ＳＯＣのＤＦＴ法や、ＢＩＳＴ技術の実際性、必要性が高まってきている。まず、アナログ／ミックストシグナルのＤＦＴ技術について、IEEE P1149.4のミックストシグナルテストバスを含めた概要からはじめ、ＤＳＰによるＢＩＳＴ法の原理と技法についてまでもを議論する。

15:40-17:00   ＩＤＤＱテストとＳＯＣテストの新たなる挑戦
K. T. Tim Cheng - Univ. of California, Santa Barbara, USA

　ＩＤＤＱテストを概説し，ＤＳＭ（Deep-SubMicron）デバイスにおけるＩＤＤＱテストの諸問題について述べる．そして，テストに関する挑戦課題を述べ、本チュートリアルのまとめをする。テスト担当者は、例えばコアベース設計のテスト生成問題から、超高性能設計におけるノイズ・電力消費問題まで幅広く解決していかなければならない。他にも、テスト機器、設計技術、半導体技術とテスト課題・挑戦についても言及する。

対象：
　ＩＣ設計者やマネージャ、ＩＣテスト技術者、テスト手法やツールの開発者、ＤＦＴ（Design for Testability）の専門技術者、テスト研究者等を対象とする。

　ディープサブミクロン（ＤＳＭ）プロセス技術の進歩により、ＶＬＳＩフロントエンド設計者は、２つの緊急課題に直面している： (1) レイアウト後でもＤＳＭの諸問題が影響しない最適設計による設計期間短縮， (2) 100万ゲートをも超える大規模設計での機能確認． これらの問題解決に向けた、形式的検証、性能・電力の最適化手法、および，それらの物理設計フローとの融合についての最新技術の進展について紹介する。

9:30 - 10:50   はじめに Introduction
Mike T.-C. Lee - Incentia Design Systems Inc., USA

　一般的なＤＳＭ設計手法について述べ、本チュートリアルの概要を紹介する。ＤＳＭ課題の解決に向けた、形式的検証、性能・電力最適化手法、これらを使った物理設計フローについて、最近の技術進展について述べ、回路最適化とその検証において、フロントエンド設計段階におけるＤＳＭの考慮することの大切さを述べる。

11:10 - 12:30   ＤＳＭ環境における形式的検証の利用
Masahiro Fujita - Fujitsu Labs of America, USA

　ＤＳＭは、形式的検証技法に多くの課題を突き付ける。回路規模は増大し、高性能設計を実現するためには、たとえそれがレイアウト後の修正でさえもいとわなくなってきており、また多くの設計が、既存設計（例えばＩＰなどの流用コア）を集積したものとなってきているからである。ここでは、形式的検証技術にとって、ＤＳＭにまつわる重要な課題をまとめ、その対処法を述べる。また、最先端の形式的検証技術の性能を調べ、「形式的検証技術をかしこく使う」ことによる、検証性能の改善法を紹介する。

14:00 - 15:20   ＤＳＭ時代のタイミング仕様実現
Mike T.-C. Lee - Incentia Design Systems Inc., USA

　論理合成と、レイアウトが分業で行われていた従来設計法で、タイミング仕様が満たされなくなってきている。ここでは、合成とレイアウトが一体化した最近のＤＳＭタイミング最適化技法を紹介する。まず、論理合成とレイアウトが個別に遅延削減を目指した従来設計法を振り返り、これを無意味にするＤＳＭの物理的効果を紹介、そしてＲＴＬ合成から論理、フロアプラン、レイアウト合成を組み合わせた新たなタイミング設計法について議論する。

15:40 - 17:00   高性能ＤＳＭ設計の低電力化
Vivek Tiwari - Intel Corp., USA

　電力消費問題は、高性能設計にとって最大課題になってきた。低消費電力設計法の主流について述べ、最先端設計では、それらの手法の適用が難しいことを、高性能ＣＰＵを例にして説明する。設計現場で有用な技術について、さらなる研究課題が残っていることも示す。動的な消費電力管理法、ソフトウェアの消費電力解析や最適化、アーキテクチャの最適化等をレビューし、大幅な低消費電力化を図る上位レベルのアイデアを紹介する。

対象：
　フロントエンドＤＳＭ最適化技術と検証技術の最新技術に興味をもたれている、または、設計でそれらの技術を使っている設計者、研究者、マネージャを対象とする。

　0.25μｍプロセス以細を使う設計とその検証の挑戦課題を述べる。まず，様々な電子機器に対して、ＵＤＳＭ化が与えるインパクトを述べ、その課題を紹介する。つぎに，ＵＤＳＭでの寄生素子抽出法やその縮退法、遅延計算法についても述べる。さらには、電圧降下（ＩＲドロップ）の検証，長期信頼性や、配線カップリング容量・インダクタンスによる信号品質問題についても議論する。

9:30 - 10:50   ＵＤＳＭ設計課題の概要
Jan Rabaey - Univ. of California, Berkeley, USA

ＵＤＳＭの高集積技術により、ＳＯＣが現実のものになってきた。マイクロプロセッサ、メモリ、グラフィックプロセッサ、ＤＳＰ、ネットワークチップなどなどほとんどすべてがその恩恵を受ける。線幅が0.25μｍや0.18μｍで、６〜７層のメタル配線は、すでに実用化の域に入った。しかし、単純なパターン縮小による設計マイグレーションでは、ＵＤＳＭ効果による設計複雑度をさらに増大させてしまう。ＤＳＭ設計のキーとなるこれらの技術（銅配線、低Ｋの誘電率、ＳＯＩ基板など）について解説する。

11:10 - 12:30   寄生素子抽出と遅延計算
Wayne Dai - Univ. of California, Santa Cruz, USA

ＤＳＭの重要課題の１つに、配線遅延がゲート遅延を上回る問題がある。特に、配線と配線周辺との間に生じる寄生素子がチップタイミングにダメージを与え、配置・配線処理を繰り返すだけでは、タイミング仕様が満たせない。タイミング検証における遅延解析の課題は、それぞれのプロセス世代により異なり、0.25μｍでは、ＲＣ寄生素子のカップリング容量が、また0.18μｍでは、プロセスばらつきが、さらに0.13μｍでは、チップ内インダクタンスが課題となる。完全な三次元の寄生素子抽出と遅延解析とを融合することで解決する方法を述べる。

14:00 - 15:20   ＵＤＳＭにおける電圧降下と信頼性
David Overhauser - Simplex Solutions, USA

　ＵＤＳＭでの集積回路では、電力分布の検証が必須となる。配線間電荷容量の増加と低電圧化のため、電力分布を無視した設計のトラブルが急増している。これは、マイクロプロセッサなど高速ＬＳＩで当初顕著に表れたが、いまや一般のＡＳＳＰやＡＳＩＣ設計でも見られる。ノイズマージンが不十分な設計は、層間ヴィアが十分とれなかったり、電源配線幅が不十分なため、電圧降下を生じることがあり、機能の故障、速度劣化、クロックスキュー増大の原因となる。ＵＤＳＭにおける細い配線は、電源線、信号線ともにエレクトロマイグレーション問題も引き起こす。アルミ配線の電圧・エレクトロマイグレーションに対する特性とそれに代わる銅配線による見通しについても述べる。

15:40 - 17:00   ＵＤＳＭの信号品質
Ken Shepard - Columbia Univ., USA

　ＵＤＳＭ設計技術では、ノイズへの対策が重要となる。特にチップ内のスリューレートが短くなり、線間容量が増大する場合には深刻である。一方、回路内でノイズ保護策をとると、高性能化や低消費電力化が難しくなる問題がある。ここでは、信号遅延や機能に対してノイズがどのように影響するか解析するツール・技法について紹介する。また、今後，高速回路で問題となってくるインダクタンスの影響についても考察する。

対象：
　新規設計におけるＤＳＭの影響や新しいＣＡＤツールについて理解したいＩＣ設計者やＣＡＤツール開発者を対象とする。