チュートリアル

NEW!! 学生グループ登録を導入(チュートリアル登録分のみ)．
同一所属機関・部局(学部/研究科)からの4人以上の学生の一括登録で1人あたり30%割引．

  • 日時: 2011年1月25日(火) (9:30 - 17:00)
  • 場所: パシフィコ横浜会議センター，4階
時間 タイトル
チュートリアル 1
(ハーフ・デイ)		 9:30 - 12:30 微細CMOS技術動向 (1)
チュートリアル 2
(ハーフ・デイ)		 14:00 - 17:00 微細CMOS技術動向 (2)
チュートリアル 3
(ハーフ・デイ)		 9:30 - 12:30 3次元LSI実装 (1)
チュートリアル 4
(ハーフ・デイ)		 14:00 - 17:00 3次元LSI実装 (2)
チュートリアル 5
(フル・デイ)		 9:30 - 12:30,
14:00 - 17:00		 ポスト・シリコン・デバッグ
チュートリアル 6
(フル・デイ)		 9:30 - 12:30,
14:00 - 17:00		 MPSoC: マルチプロセッサ・システム・オン・チップ


チュートリアル 1 ＆ 2 (2 ハーフ・デイ)
2011年1月25日(火), 9:30 - 12:30, 14:00 - 17:00 Room 416-417

(チュートリアル 1) 微細CMOS技術動向 (1)

(チュートリアル 2) 微細CMOS技術動向 (2)

オーガナイザ:
内田 建 (東京工業大学,日本)
スピーカ:
Paul C. McIntyre (スタンフォード大学, 米国), セクション 1
高木信一 (東京大学, 日本), セクション 2
平本 俊郎 (東京大学, 日本), セクション 3
Arvind Kumar (IBM, 米国), セクション 4

チュートリアル概要:

このチュートリアルでは，最新の微細CMOSデバイス技術の特にHigh-kゲート絶縁膜，メタルゲート，歪シリコン技術，製造ばらつき，3次元構造トランジスタ(FinFET, Nanowire FET)，SOI等の技術動向について基礎から最新技術まで丁寧に解説します．

チュートリアル・アウトライン:

(チュートリアル 1)
セクション 1: High-k/メタルゲート技術
  • High-k/メタルゲート技術の必要性
  • High-k/メタルゲート技術の研究経緯と現状
  • High-k/メタルゲート技術を用いた先端CMOSデバイス
    • 信頼性
    • ばらつき (トランジスタ, SRAM, 回路)
  • 22nm以降の課題と将来展望
(チュートリアル 1)
セクション 2: 歪技術
  • 歪技術の必要性
  • デバイス特性への影響
  • 歪技術の発展
  • Ge, III-V属を用いた歪技術
(チュートリアル 2)
セクション 3: ばらつきと，デバイス/回路協調設計
  • 微細CMOSデバイス技術の発展
  • ランダムドーパントによる特性ばらつき
  • CMOSトランジスタと回路の協調設計
    • 22nm以降のSRAM
    • 自己修復SRAM
(チュートリアル 2)
セクション 4: 3次元構造トランジスタ
  • Ion, Ioffおよび寄生効果
    • 極薄SOI (ET-SOI)
    • FinFET
    • ナノワイヤFET
  • 3次元トランジスタを用いた回路設計



チュートリアル 3 ＆ 4 (2 ハーフ・デイ)
2011年1月25日(火), 9:30 - 12:30, 14:00 - 17:00 Room 414-415

(チュートリアル 3) 3次元LSI実装 (1)

(チュートリアル 4) 3次元LSI実装 (2)

オーガナイザ:
浅井 秀樹 (静岡大学, 日本)
スピーカ:
Joungho Kim (KAIST, 韓国), セクション 1
浅井秀樹 (静岡大学, 日本), セクション 2
G. Van der Plas (IMEC, ベルギー), セクション 3
Erping Li (A-STAR IHPC, シンガポール), セクション 4

チュートリアル概要:

(チュートリアル 3)
セクション 1: シリコン貫通ビア(TSV)を用いた3次元LSIのシグナルインテグリティ
このチュートリアルでは，シリコン貫通ビア(TSV: Through Silicon Via)に関するモデリング技術，実測，設計，解析について解説します． 微細CMOS技術は最小加工寸法が20nmに届こうとしている一方で，リーク電流や設備投資が大きな問題となっています． そのような中，Intel, IBM, TI, AMD, Qualcommなどの企業や大学の研究者から， シリコン貫通ビア(TSV)技術を用いた3次元LSI実装技術が大きな注目を集めています． シリコン貫通ビア(TSV)を用いた3次元LSIの実現にあたり，シグナルインテグリティが大きな課題となっています． 本チュートリアルでは性能および信頼性の向上のためのシグナルインテグリティ解析について解説します．

(チュートリアル 3)
セクション 2: 3次元LSI実装におけるPI/SI/EMI解析技術
3次元LSI実装の実用化にあたり，チップ/パッケージ/ボードの協調設計技術がその重要性を増しています． このチュートリアルでは，パワーインテグリティ(PI: Power Integrity)，シグナルインテグリティ(Signal Integrity)，EMIと呼ばれるノイズ問題や その解析技術について，これまでの歴史的研究経緯や現状の研究動向について解説します．
  • SI/PI/EMI解析の課題
  • 研究動向
  • シミュレーション技術
  • 将来動向
    • 3D full wave解析, メニーコア利用
(チュートリアル 4)
セクション 3: 3D Cu TSV技術
銅による3D TSV技術(3D Cu TSV)を用いたLSIが製品化を間近に控えています． このチュートリアルでは，低コストな3D Cu TSV技術の特徴について概説し， 熱設計, ESD, フロントエンド工程(FEOL)やバックエンド工程(BEOL)に対する影響，信頼性，CPI(Chip-Package Interaction)等の 設計者が考慮すべき諸問題を基礎から丁寧に解説します． また，どのようなシステムやアプリケーションが3次元実装技術に向いているのかを議論し， 3次元技術のロードマップを提示します．

(チュートリアル 4)
セクション 4: 高速動作3次元実装LSIのSI/PIモデリング
3次元実装LSIは，SoC(System-on-Chip), SiP(System-in-Package)に比べ，単位体積あたりのトランジスタ数を劇的に増加させることができます． また，動作速度も，GHzを越えて益々増加しており， EMC(Electromagnetic compatibility)やシグナルインテグリティの問題が台頭しています． このチュートリアルでは，このような高速動作する3次元実装LSIのEMC/SI問題を基礎から丁寧に解説します．


チュートリアル 5 (フル・デイ)
2011年1月25日(火), 9:30 - 12:30, 14:00 - 17:00 Room 413

(チュートリアル 5) ポスト・シリコン・デバッグ

オーガナイザ:
Subhasish Mitra (スタンフォード大学，米国)
スピーカ:
Rainer Dorsch (IBM, ドイツ)
Rand Gray (インテル, 米国)
Nagib Hakim (インテル, 米国)
Sascha Junghans (IBM, ドイツ)

チュートリアル概要:

このチュートリアルでは，ポスト・シリコン・デバッグ(製造後デバッグ)について解説します．設計の複雑化に伴い，製造後に発見されるバグをいかに効率的に修正するかが大きな問題となっています．ポスト・シリコン・デバッグは，製造およびテストの後，システム環境内でチップのデバッグを行う工程のことで，そこでどのような技術が必要か，あるいは用いるべきかは，EDA関連国際会議で，ここ数年ホットトピックとなっています．

本チュートリアルでは，まず，ポスト・シリコン・デバッグの必要場面の紹介から始めて，設計における論理的エラーを発見する手法や戦略について解説します．さらに，電気的なエラーをどのように解析するべきかという話題について解説し，最後にこの分野における問題や今後の研究課題について紹介します．

チュートリアル・アウトライン:

セクション 1: 導入
  • 設計・検証プロセス
  • 論理的エラーと電気的エラー
セクション 2: 論理的エラー
  • プリ・シリコン(製造前)検証
  • ポスト・シリコン(製造後)検証のためのデバッグ戦略
  • チェッカーとデバッグ・トリガー
  • クロック・ランニング・システムの解析
  • クロック・停止ケースにおけるデータマイニング
  • 検証例
セクション 3: 電気的エラー
  • タイミングおよびアナログ回路におけるエラーの原因
  • プリ・シリコン(製造前)検証：タイミング・コンバージェンスと特別な回路
  • オン・ダイ回路のマージナリティの例
  • オン・ダイ回路のマージナリティのデバッグ
  • アナログ回路における典型的な原因
  • アナログ/ IO回路の検証とデバッグ
セクション 4: 研究トピック
  • 検証テストの開発，カバレッジとリスクの評価
  • 観測性・生存性に注目したハードウェア構造
  • デバッグツールと方法論(例 IFRA/QED)

チュートリアル 6 (フル・デイ)
2011年1月25日(火), 9:30 - 12:30, 14:00 - 17:00 Room 411-412

(チュートリアル 6) MPSoC: マルチプロセッサ・システム・オン・チップ

オーガナイザ:
Ahmed Amine Jerraya (CEA-LETI, フランス)
スピーカ:
宮森 高 (東芝, 日本), セクション 1
Rephael David (LIST, フランス), セクション 2
Sani Nassif (IBM, 米国), セクション 3
Sungjoo Yoo (Postech, 韓国), セクション 4

チュートリアル概要:

エネルギー効率のよいコンピューティング・プラットフォームを構築するために，MPSoC (マルチプロセッサ・システム・オン・チップ) が，さまざまな分野で用いられるようになっています．これは，広い範囲の技術によって支えられていて，たとえば，ハードウェア・アーキテクチャ，ソフトウェア・アーキテクチャ，プログラミング・パラダイム，設計手法などです．コンピューティング，マルチメディア，無線など応用分野によって，要件は異なり，さまざまな技術が提案されていて，多くの技術課題を解決する必要があります．

今後のプロセス技術の進展により，さらに集積化が進行することが予測されます．先進のインターコネクト，メモリ・サブ・システムの利用を踏まえつつ，エネルギー効率の良い計算プラットフォームのためのマルチコア・アーキテクチャを定めることが課題となっています．

ハードウェアの性能を引き出して，プログラミングを容易にするためには，新しいソフトウェア・アーキテクチャとプログラミングパラダイムが必要となります．アプリケーションが要求するパフォーマンスを達成することが，もちろん，主要な課題となっています．

このフル・デイのチュートリアルでは，MPSoC のハードウェアおよびソフトウェア・アーキテクチャの最新技術を包括的に解説して，今後のトレンドについても概観します．

チュートリアル・アウトライン:

セクション 1: エネルギー効率の良い MPSoC アーキテクチャ
セクション 2: マルチコアシステムの効率的な実行のためのソフトウェアアーキテクチャ
セクション 3: MPSoC における製造技術とその影響
セクション 4: MPSoC 設計の課題とトレンド：メモリシステムと低消費電力
Last Updated on: 11, 15, 2010