Sponsored By:
デザイナーズフォーラム
デザイナーズフォーラムは、設計に関する経験と業界における現実の製品設計に関するソリューションを共有するための新しいプログラムで、セルラー及び移動体通信設計、上位10件の設計課題を議論するパネル、及びシステム検証等がトピックに含まれます。 講演や討論は英語ベースで行われますが、デザイナーズフォーラムのセッションでは同時通訳がご利用できます。 デザイナーズフォーラムと基調講演を聴講できる デザイナーズフォーラム参加者向けの参加カテゴリーを設けました。
- デザイナーズフォーラム委員会委員長からのメッセージ
- 日時: 2006年1月26日―27日
- 場所: パシフィコ横浜、コンファレンス・センター、小ホール5F
- Industry Liaison Chair: Haruyuki Tago (TOSHIBA CORPORATION)
- Industry Liaison
- Designers' Forum Chair: Makoto Ikeda (University of Tokyo)
| 日時 | タイトル | ||
| 5D | 1月26日/ 13.30 - 15.30 | 低消費電力設計 | |
| 6D | 1月26日/ 16.30 - 18.00 | 機能検証の今日と未来 | |
| 8D | 1月27日/ 13.30 - 15.30 | セル・プロセッサ | |
| 9D | 1月27日/ 16.30 - 18.00 | LSI設計の10大課題: LSI設計者および EDA 開発者の観点から |
5D :1月26日（木） 13:30-15:30, 小ホール 5F
招待講演 （同時通訳付き） : 低消費電力設計
(Invited Talks: Low Power Design)
5D-1: Low-Power Design Methodology for Module-wise Dynamic Voltage and Frequency Scaling with Dynamic De-skewing Systems
Takeshi Kitahara, Hiroyuki Hara, Shinichiro Shiratake (Toshiba, Japan), Yoshiki Tsukiboshi (Toshiba Microelectronics Co., Japan), Tomoyuki Yoda, Tetsuaki Utsumi, Fumihiro Minami (Toshiba, Japan)
5D-2: Single-Chip Multi-Processor Integrating Quadruple 8-Way VLIW Processors with Interface Timing Analysis Considering Power Supply Noise
Satoshi Imai (Fujitsu Lab., Japan)
5D-3: A System-level Power-estimation Methodology based on IP-level Modeling, Power-level Adjustment, and Power Accumulation
Masafumi Onouchi, Tetsuya Yamada (Hitachi Ltd., Japan), Kimihiro Morikawa, Isamu Mochizuki, Hidetoshi Sekine (Renesas, Japan)
5D-4: PowerViP: SoC Power Estimation Framework at Transaction Level
Ikhwan Lee, Hyunsuk Kim, Peng Yang, Sungjoo Yoo, Eui-Young Chung, Kyu-Myung Choi, Jeong-Taek Kong, Soo-Kwan Eo (Samsung Electronics, Republic of Korea)
6D: 1月26日（木）, 16:30-18:00, 小ホール5F
パネル討論 （同時通訳付き） : 機能検証の今日と未来
(Panel Discussion: Functional Verification -now and future-)
Organizer: Haruyuki Tago (TOSHIBA)
Moderator: Yoshio Masubuchi (TOSHIBA)
Panelists: Sanjay Gupta (IBM), Michael Stellfox (Cadence), Tetsuji Sumioka (Sony), Sunao Torii (NEC)
8D: １月27日, 13:30-15:30, 小ホール5F
招待講演 （同時通訳付き） : セル・プロセッサ
(Invited Talks: `Cell' Processor)
8D-1: A New Test and Characterization Scheme for 10+ GHz Low Jitter Wide Band PLL
Kazuhiko Miki (Toshiba, Japan), David Boerstler, Eskinder Hailu, Jieming Qi, Sarah Pettengill (IBM Microelectronics, United States), Yuichi Goto (Toshiba, Japan)
8D-2: An SPU Reference Model for Simulation, Random Test Generation and Verification
Yukio Watanabe (Toshiba, Japan)
8D-3: A Cycle Accurate Power Estimation Tool
Rajat Chaudhry, Daniel Stasiak, Stephen Posluszny, Sang Dhong (IBM, United States)
8D-4: Key Features of the Design Methodology Enabling a Multi-Core SoC Implementation of a First-Generation CELL Processor
D. Pham, E. Behnen, M. Bolliger, S. Gupta, H. P. Hofstee, P. Harvey, C. Johns, J. Kahle (IBM, United States), A. Kameyama (Toshiba America Electronic Components, United States), J. Keaty, B. Le, S. Lee (IBM, United States), Y. Masubuchi (Toshiba America Electronic Components, United States), T. Nguyen, J. Petrovick, M. Pham, S. Posluszny, M. Riley (IBM, United States), M. Suzuoki (Sony Computer Entertainment, Japan), J. Verock, J. Warnock, S. Weitzel, D. Wendel (IBM, United States)
9D: 1月27日（金） 16:30-18:00, 小ホール5F
パネル討論 （同時通訳付き） : LSI設計の10大課題: LSI設計者および EDA 開発者の観点から
(Panel Disussion: Top 10 Design Issues by LSI Designers versus EDA Developers)
Organizer: Haruyuki Tago (TOSHIBA)
Moderator: Yoshiaki Hagihara (Sony)
Panelists: Raul Camposano (Synopsys), Soo-Kwan Eo (SAMSUNG), Joe Sawichi (Mentor), Hirofumi Taguchi (Matsushita), Yasuhiro Tani (CANON), Ted Vucurevich (Cadence)